<div dir="ltr"><div class="gmail_extra"><div class="gmail_quote">2014-05-05 7:43 GMT-07:00 Alexander Graf <span dir="ltr"><<a href="mailto:agraf@suse.de" target="_blank" class="cremed">agraf@suse.de</a>></span>:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">
On 05/05/2014 04:26 PM, Aneesh Kumar K.V wrote:<br>
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">
Alexander Graf <<a href="mailto:agraf@suse.de" target="_blank" class="cremed">agraf@suse.de</a>> writes:<br>
<br>
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">
On 05/04/2014 07:21 PM, Aneesh Kumar K.V wrote:<br>
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">
Although it's optional IBM POWER cpus always had DAR value set on<br>
alignment interrupt. So don't try to compute these values.<br>
<br>
Signed-off-by: Aneesh Kumar K.V <<a href="mailto:aneesh.kumar@linux.vnet.ibm.com" target="_blank" class="cremed">aneesh.kumar@linux.vnet.ibm.<u></u>com</a>><br>
---<br>
Changes from V3:<br>
* Use make_dsisr instead of checking feature flag to decide whether to use<br>
    saved dsisr or not<br>
<br>
</blockquote></blockquote>
....<br>
<br>
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">
   ulong kvmppc_alignment_dar(struct kvm_vcpu *vcpu, unsigned int inst)<br>
   {<br>
+#ifdef CONFIG_PPC_BOOK3S_64<br>
+       return vcpu->arch.fault_dar;<br>
</blockquote>
How about PA6T and G5s?<br>
<br>
<br>
</blockquote>
Paul mentioned that BOOK3S always had DAR value set on alignment<br>
interrupt. And the patch is to enable/collect correct DAR value when<br>
running with Little Endian PR guest. Now to limit the impact and to<br>
enable Little Endian PR guest, I ended up doing the conditional code<br>
only for book3s 64 for which we know for sure that we set DAR value.<br>
</blockquote>
<br>
Yes, and I'm asking whether we know that this statement holds true for PA6T and G5 chips which I wouldn't consider IBM POWER. Since the G5 is at least developed by IBM, I'd assume its semantics here are similar to POWER4, but for PA6T I wouldn't be so sure.<br>
<br></blockquote><div><br></div><div>Thanks for looking out for us, obviously IBM doesn't (based on the reply a minute ago).</div><div><br></div><div>In the end, since there's been no work to enable KVM on PA6T, I'm not too worried. I guess it's one more thing to sort out (and check for) whenever someone does that.</div>
<div><br></div><div>I definitely don't have cycles to deal with that myself at this time. I can help find hardware for someone who wants to, but even then I'm guessing the interest is pretty limited.</div><div><br>
</div><div><br></div><div>-Olof </div></div><br></div></div>